AI 칩 수요가 생산능력 앞지르자 TSMC, 첨단 패키징 확대

대형 AI 패키지와 빠듯한 생산능력

TSMC는 AI 프로세서와 메모리를 결합하는 기술을 확대하고 있다. 2028년에는 고대역폭 메모리 부품 20개를 통합할 수 있는 패키징 플랫폼을, 2029년에는 24개를 수용하는 버전을 선보일 계획이다. 이는 더 빠른 인공지능 하드웨어를 둘러싼 경쟁이 트랜지스터를 더 작게 만드는 것뿐 아니라, 더 크고 복잡한 시스템을 조립하는 데도 달려 있음을 보여준다.

5월 14일 신주에서 열린 2026 대만 기술 심포지엄에서 TSMC의 사업개발 담당 부사장 위안리펀은 2026년 중 레티클 크기 5.5배의 칩온웨이퍼온서브스트레이트(Chip on Wafer on Substrate·CoWoS) 플랫폼을 양산한다고 밝혔다. 그는 제조 수율이 98%를 넘었다고 말했다. 레티클 크기는 리소그래피 노광 영역의 면적을 기준으로 삼으며, 업계가 점점 커지는 패키지의 규모를 표현하는 데 쓰인다.

이번 증설 계획은 4월 16일 실적 발표 전화회의에서 웨이저자 회장 겸 최고경영자(CEO)가 첨단 패키징 생산능력이 여전히 매우 빠듯하다고 경고한 뒤 나왔다. TSMC는 2026년 자본 지출이 520억~560억 달러 범위의 상단에 근접할 것으로 예상한다. 다만 이 지출에는 패키징 외에도 칩 제조와 기타 투자가 포함된다.

이 같은 상황은 웨이퍼 공장만 더 짓는 것으로는 해결할 수 없는 제약을 드러낸다. 엔비디아와 AMD는 정상 작동하는 프로세서 다이뿐 아니라, 이를 메모리에 연결할 충분한 생산능력도 필요하다. 다이는 칩 회로가 들어 있는 개별 실리콘 조각이다. 적합한 패키지가 없으면 첨단 다이도 완제품 AI 가속기로 만들 수 없다.

생산능력 문제는 국경을 넘나들기도 한다. 제조 네트워크에 관한 보도에 따르면 TSMC 애리조나 공장에서 생산된 칩은 패키징을 위해 여전히 대만으로 보내진다. 애리조나에 계획된 패키징 시설 2곳이 가동되면 운송 경로를 단축할 수 있지만, 완공 시점은 공개되지 않았다.

패키지가 성능을 좌우하는 이유

수십 년 동안 반도체 발전의 핵심은 단일 다이에 더 많은 트랜지스터를 집적하는 것이었다. 인텔 공동 창업자 고든 무어는 트랜지스터 수가 대략 2년마다 두 배로 늘어나는 경향이 있다고 관찰했다. 트랜지스터를 작게 만들면 제조업체가 연산 성능과 에너지 효율을 높일 수 있었지만, 이런 속도를 유지하는 일은 점점 더 어렵고 비용도 많이 들고 있다.

AMD와 인텔은 현재의 AI 붐이 시작되기 전부터 대형 프로세서를 여러 다이로 나누는 방식으로 대응하기 시작했다. 기능별로 서로 다른 제조 공정을 적용해, 값비싼 첨단 기술은 가장 큰 효과를 얻는 회로에 집중할 수 있었다. 다이가 작으면 결함이 거대한 실리콘 한 덩어리 전체를 망가뜨리지 않으므로 생산 경제성도 개선될 수 있다.

AI 가속기에서 당장의 목표는 제조 비용 절감보다는 성능인 경우가 많다. 고성능 연산 회로에는 데이터가 끊임없이 공급돼야 한다. 고대역폭 메모리(HBM)는 메모리 다이를 적층하고 다수의 연결부를 사용해 데이터를 빠르게 전달한다. 이를 프로세서 가까이에 배치하면 정보를 기다리느라 연산 자원이 유휴 상태가 되는 것을 막을 수 있다.

TSMC 북미 패키징 솔루션 책임자 폴 루소는 CoWoS가 이 문제를 어떻게 해결하는지 설명했다.

컴퓨팅 칩 안에 메모리를 충분히 넣어 이를 최대한 활용하는 것은 불가능합니다. 그래서 CoWoS를 도입하면 HBM 메모리를 컴퓨팅 칩 바로 옆에 매우 효율적인 방식으로 배치할 수 있습니다.

CoWoS는 프로세서와 메모리 부품을 기존 회로 기판만으로 연결하는 대신 추가 배선 구조 위에 나란히 배치하기 때문에 2.5D 패키징으로 분류된다. 인터포저라고 불리는 이 구조는 부품 간 고밀도 연결을 지원한다. 따라서 패키징은 제조 후에 더하는 단순한 보호 외피가 아니라 프로세서 설계의 일부가 된다.

엔비디아와 AMD에 필요한 서로 다른 조합

TSMC는 2012년 2.5D 패키징 기술을 도입한 뒤 여러 세대에 걸쳐 발전시켜 왔다. 보도에서 언급된 최신 세대인 CoWoS-L은 엔비디아 블랙웰 GPU에 사용된다. 엔비디아가 TSMC의 선도적인 CoWoS 생산능력 대부분을 예약한 것으로 알려져, 다른 고객사들은 해당 기술을 이용할 수 있을지 우려하고 있다.

엔비디아 H100에서 블랙웰로 이어지는 변화는 제조 공정 노드가 크게 바뀌지 않아도 패키징이 중요한 이유를 보여준다. H100은 SK하이닉스가 공급한 HBM과 함께 TSMC의 4나노 공정 및 CoWoS를 사용한다. 블랙웰은 N4P 공정과 HBM3e 메모리를 사용한다. 트랜지스터 축소만이 아니라 칩 설계, 메모리, 집적 방식의 변화를 결합한 것이다.

AMD의 MI300은 다른 경로를 택한다. TSMC의 5나노 및 6나노 기술을 사용하고, 시스템온인티그레이티드칩(System on Integrated Chips·SoIC)으로 수직 집적한 뒤 CoWoS를 통해 HBM과 연결한다. 이로써 제조 과정에 첨단 패키징 단계가 하나 더해진다.

생산 부족을 평가할 때 이런 차이가 중요하다. CoWoS와 SoIC는 서로 다른 기능을 수행하므로 한쪽의 생산능력을 늘려도 다른 쪽의 제약이 저절로 해소되지는 않는다. 고객사에는 막연히 패키징 생산능력을 이용할 수 있는 것만으로는 부족하다. 적합한 세대와 패키지 크기도 필요하다.

수요는 칩 주문을 넘어 실제 컴퓨팅 시설 구축으로 이어진다. 엔비디아와 함께 발표한 폭스콘의 계획에는 14억 달러를 투자해 대만 슈퍼컴퓨터 클러스터를 구축하고 2026년 상반기 운영을 시작한다는 목표가 담겼다. 블랙웰 GB300을 배치하려는 이 계획은 가속기 공급이 대규모 인프라 구축 일정에 어떻게 연결되는지 보여준다. 다만 발표만으로 시설이 이미 문을 열었다고 볼 수는 없다.

빠른 증설에도 해소되지 않은 공급 부족

루소는 CoWoS 생산능력이 연평균 80% 증가하고 있다고 밝혔다. 5월 심포지엄에서 TSMC의 운영 및 첨단기술 엔지니어링 담당 부사장 톈즈셴은 2027년까지 CoWoS와 SoIC의 연간 생산능력이 각각 80% 넘게 늘어날 것으로 전망했다. 이 수치는 증설 속도를 나타낼 뿐 수요가 완전히 충족됐다는 증거는 아니다.

앞서 나온 추정치는 증설 규모를 보여준다. CoWoS 월 생산능력은 2023년 1만5000개로 추산됐고, 2024년 말에는 4만5000~5만 개에 이를 것으로 전망됐다. 이는 2023년 수준의 3배에서 약 3.3배에 해당한다. 같은 보도는 2025년 말 생산능력을 약 5만 개로 예상했다.

SoIC의 경우 월 생산능력 추정치는 2023년 말 2000개에서 2024년 말 5000~6000개로 늘고, 2025년 말에는 1만 개에 이를 것으로 전망됐다. 이는 과거의 전망치이지 확인된 생산량이 아니며, 해당 수치를 완제품 가속기 출하량을 직접 나타내는 지표로 봐서는 안 된다.

당시 보도에 따르면 엔비디아와 AMD는 2024년과 2025년까지 CoWoS 및 SoIC 생산능력을 예약해 뒀다. 생산 압박이 지속되고 있다는 더 확실한 최근 근거는 증설에도 첨단 패키징 생산능력이 여전히 빠듯하다는 웨이 회장의 2026년 4월 발언이다.

TSMC는 기존 웨이퍼 공장을 패키징 용도로 전환하고 대만에 새 패키징 시설 2곳을 구축해 생산을 늘리고 있다. 2025년 연례 보고서는 향후 몇 년간 대만 여러 지역의 첨단 패키징 시설에 추가 투자하겠다고 밝혔다. 보고서는 개발 중인 집적 기술로 CoWoS, InFO, SoIC, 컴팩트 유니버설 포토닉 엔진(Compact Universal Photonic Engine·COUPE)을 꼽았다.

제조 경로의 중심에 남은 대만

TSMC의 해외 웨이퍼 생산 확대만으로는 아직 첨단 AI 칩의 현지 제조망이 완성되지 않는다. 회사의 패키징 네트워크에 관한 보도에 따르면 애리조나에서 생산한 칩도 이 단계는 대만에서 거친다. 계획된 애리조나 패키징 공장은 이미 자리 잡은 현지 서비스를 중복 구축하는 것이 아니라 부족한 역량을 보완하게 된다.

패키징 업계 조사기관 테크서치 인터내셔널의 연구원 얀 바르다만은 애리조나 웨이퍼 공장 인근에 패키징 시설을 두면 아시아와 미국 사이의 왕복 운송을 피할 수 있어 처리 시간을 단축할 수 있다고 말했다. TSMC는 해당 패키징 시설의 완공 시점을 공개하지 않아, 이런 이점이 언제부터 실현될지는 확정되지 않았다.

웨이퍼 증설 일정은 더 구체적이다. TSMC는 4월 실적 발표 자료에서 타이난의 신규 3나노 공장이 2027년 상반기 양산을 시작한다고 밝혔다. 애리조나의 두 번째 공장은 2027년 하반기, 일본의 두 번째 공장은 2028년 가동을 시작할 예정이다.

TSMC는 타이난의 5나노 장비를 3나노 생산용으로 전환하고 N7, N5, N3 공정 간 유연한 생산능력 운영도 추진하고 있다. 이런 조치는 웨이퍼 생산량을 늘리지만, 완성된 AI 하드웨어를 만들려면 이에 맞는 패키징과 메모리 공급도 필요하다. 사용 가능한 제품을 공급하려면 각 단계의 생산능력을 서로 맞는 일정에 따라 늘리는 일이 핵심이다.

대형 패키지, 더 까다로운 엔지니어링 과제

차세대 CoWoS 플랫폼은 단일 패키지 안에 더 많은 연산용 실리콘과 메모리를 연결하는 것을 목표로 한다. 위안은 2028년 플랫폼이 레티클 크기 14배에 이르며 HBM 부품 20개를 통합할 것이라고 밝혔다. 24개를 지원하는 버전은 2029년 출시를 목표로 한다. 이는 개발 목표이지, 고객사가 이미 이용할 수 있는 생산능력이 아니다.

수율은 생산품 가운데 요구 기준을 충족하는 비율을 나타내므로 중요한 지표다. 위안이 공개한 98% 이상의 수치는 TSMC의 레티클 크기 5.5배 CoWoS 기술에 해당한다. 보도에 따르면 인텔의 EMIB-T 수율은 약 90%, 삼성의 2나노 공정 수율은 50%대 중반이다. 이 수치들을 직접 비교해 순위를 매기는 것은 적절하지 않다. 서로 다른 기술을 대상으로 하며, 삼성의 수치는 패키징이 아니라 트랜지스터 제조 공정에 관한 것이기 때문이다.

웨이 회장은 대형 패키지의 과제로 기계적 응력, 뒤틀림, 열 한계를 꼽았다. 뒤틀림은 조립체가 의도한 형태에서 벗어나 휘는 현상으로, 정밀한 연결을 유지하기 어렵게 할 수 있다. 열 한계는 시스템이 안정적으로 작동하는 동안 얼마나 많은 열을 발생시키고 방출할 수 있는지와 관련된다.

TSMC는 칩온패널온서브스트레이트(Chip on Panel on Substrate·CoPoS)도 개발하고 있다. 웨이 회장은 시험 생산 라인을 구축했으며 몇 년 뒤 생산을 시작할 것으로 예상한다고 말했다. 그는 4월 전화회의 당시에는 대형 CoWoS 패키지가 여전히 주요 공급 방식이라고 분명히 했다. 시험 생산 라인은 제조 방식을 검증한 뒤 상업 생산을 확대하기 위해 마련된다.

적층이라는 또 다른 경로와 일정상의 유의점

수직 집적은 다이를 위아래로 쌓아 이 개념을 한층 발전시킨다. TSMC는 자사 기술을 SoIC라고 부르고, 인텔이 공개한 방식은 포베로스 다이렉트(Foveros Direct)다. 연결부가 짧아지면 밀접하게 연결된 부품이 단일 칩처럼 작동할 수 있지만, 적층은 열 관리와 조립을 더 까다롭게 만들기도 한다.

SoIC 제품의 시점을 두고는 보도 내용이 엇갈린다. 루소는 SoIC를 적용한 제품이 나오기까지 몇 년은 걸릴 것이라고 설명했다. 반면 AMD MI300에 대한 앞선 보도는 제조 과정에 SoIC가 사용된다고 전했다. 따라서 이처럼 포괄적인 발언을 SoIC 최초 상용화 시점으로 봐서는 안 된다. 향후 적용 사례를 가리킬 수는 있지만, 구체적인 범위는 제시되지 않았다.

메모리 제조업체인 삼성전자, SK하이닉스, 마이크론은 이미 HBM 제조에 수직 적층 기술을 사용하고 있다. 연산용 다이를 적층하는 것과는 별개의 기술이지만, 두 방식 모두 첨단 조립과 정밀한 연결에 의존한다.

또 다른 기술인 하이브리드 본딩은 돌출된 연결부 대신 구리 패드를 밀착해 접합할 수 있다. 바르다만은 이 방식의 전기적 이점을 설명했다.

범프 대신 패드끼리 연결할 수 있습니다. 연결 거리가 거의 없어 전력 성능을 높일 수 있습니다.

목표는 좁은 면적에 더 많은 연결부를 배치하고 신호가 이동하는 거리를 줄이는 것이다. 새로운 트랜지스터 공정에만 의존하지 않고 데이터 이동을 개선하는 또 다른 방법이다.

역할 커지는 인텔, 조립 협력사와 장비 공급업체

인텔은 임베디드 멀티다이 인터커넥트 브리지(Embedded Multi-die Interconnect Bridge·EMIB)라는 다른 집적 방식을 제공한다. CoWoS에서 설명된 것처럼 연결부에 전체 인터포저를 사용하는 대신, 부품 간 통신이 필요한 곳에 작은 실리콘 브리지를 배치한다. 인텔 파운드리 서비스 책임자 마크 가드너는 이 방식이 비용 측면에서 유리하다고 말했다.

인텔의 패키징 고객사에는 아마존과 시스코가 포함된다. 가드너는 2022년부터 패키징 고객사에 서비스를 제공해 왔다고 밝혔다. 보도에 따르면 인텔은 일론 머스크가 제안한 텍사스 테라팹에서 스페이스X, xAI, 테슬라의 맞춤형 칩을 패키징할 계획도 있다. 이런 계획은 실제 가동 중인 생산능력이나 납품 완료와 구분해야 한다.

한편 TSMC는 자체 패키징 사업을 확대하는 동시에 외주 반도체 조립·검사(OSAT) 업체에도 의존하고 있다. 웨이 회장은 생산능력이 빠듯해 이들 협력사와의 공조가 필요하다고 확인했다. 일부 패키징 공정은 ASE와 앰코에 맡긴 것으로 알려졌으며, ASE는 첨단 패키징 매출이 2026년에 두 배로 늘 것으로 예상한다.

장비 공급업체도 같은 투자 사이클의 영향을 받는다. 어플라이드 머티어리얼즈의 게리 디커슨 CEO는 8월 발표에서 패키징 매출이 그해 70% 넘게 증가할 것으로 예상한다고 밝혔다. 해당 보도는 연도를 명시하지 않았으므로 이 수치를 확인된 2026년 전망으로 제시해서는 안 된다.

이 같은 변화는 TSMC가 내부 패키징 작업을 늘려도 전문 조립업체가 배제되는 것은 아님을 보여준다. 수요가 생산능력을 넘어설 경우 파운드리와 협력사, 장비 공급업체 모두 같은 증설로 사업 기회를 얻을 수 있다.

앞으로 주목할 생산 일정

TSMC의 공식 실적은 투자 확대의 배경을 보여준다. 2025년 매출은 1224억2000만 달러로, 미국 달러 기준 전년 대비 35.9% 증가했다. 7나노 이하 첨단 공정은 웨이퍼 매출의 74%를 차지했다. 2024년의 69%와 비교하면 5%포인트 상승한 수치다. 이는 회사 전체 및 웨이퍼 사업 실적이며, 패키징 매출만을 따로 나타내는 지표는 아니다.

연례 보고서에 따르면 2나노 기술은 2025년 4분기에 대량 생산에 들어갔다. TSMC는 N2P와 A16의 생산이 2026년 하반기에 시작될 것으로 예상한다. 패키징 증설과 함께 트랜지스터 개발도 이어지고 있다는 뜻이다. 현재 발표된 일정은 다음과 같다.

• 2026년 4월 16일: TSMC는 첨단 패키징 생산능력이 빠듯하다고 확인하고 자본 지출이 520억~560억 달러 범위의 상단에 이를 것으로 밝혔다.
• 2026년 5월 14일: 경영진은 레티클 크기 5.5배 CoWoS의 2026년 양산 계획을 발표하고, 더 큰 차세대 플랫폼의 방향을 제시했다.
• 2026년 하반기: N2P와 A16의 양산이 예정돼 있다.
• 2027년: 타이난에서는 상반기, 애리조나에서는 하반기에 신규 3나노 생산을 시작할 예정이다.
• 2028년: 일본의 두 번째 공장과 HBM 부품 20개를 지원하는 레티클 크기 14배 CoWoS 플랫폼의 생산이 예정돼 있다.
• 2029년: HBM 부품 24개를 지원하는 CoWoS 버전이 계획돼 있다.

아직 공개되지 않은 것은 애리조나 패키징 시설의 완공 시점과 CoPoS의 확정된 상업 생산 시점이다. 더 큰 CoWoS 플랫폼 목표도 어떤 고객사에 얼마나 많은 생산능력이 배정될지 알려주지 않는다. TSMC가 풀어야 할 과제는 빠른 증설을 각 단계의 충분한 생산량으로 이어가면서, 점점 커지는 조립체의 신뢰성도 유지하는 것이다.

핵심 내용

• TSMC는 빠른 증설에도 첨단 패키징 생산능력이 여전히 빠듯하다고 밝혔다.
• 레티클 크기 5.5배 CoWoS 플랫폼은 2026년 양산이 예정돼 있으며, 보고된 수율은 98%를 넘는다.
• 차세대 대형 CoWoS 플랫폼은 2028년 HBM 부품 20개, 2029년 24개를 지원하는 것을 목표로 한다.
• 애리조나의 웨이퍼 생산은 여전히 대만의 패키징에 의존하며, 미국에 계획된 패키징 시설 2곳의 완공 시점은 공개되지 않았다.
• 엔비디아는 CoWoS를 사용하고, AMD MI300은 SoIC 수직 집적과 CoWoS를 결합한다.
• 여러 제조 투자를 포함한 TSMC의 2026년 자본 지출은 520억~560억 달러 범위의 상단에 근접할 것으로 예상된다.
• 패키징이 AI 하드웨어 공급의 제약 요인으로 떠오르면서 인텔, ASE, 앰코와 장비 공급업체의 역할도 커지고 있다.