TSMC, 성숙도와 비용 절감에 주목해 2030년 High-NA EUV 양산 목표

2030년 도입 후 마스크 대형화 추진

TSMC는 첨단 칩 양산에 ASML의 High-NA EUV 리소그래피 기술을 2030년부터 적용할 계획이다. 인텔이 장비 운용 경험을 쌓고 있는 가운데, TSMC는 제조 준비도와 적정 비용이 확보될 때까지 기다리기로 했다. 웨이저자(魏哲家) 회장 겸 CEO는 도입 시기가 늦어도 대만 반도체 업체가 경쟁에서 불리해지지는 않을 것이라고 말했다.

일정은 두 단계로 나뉜다. TSMC는 먼저 실리콘 웨이퍼에 회로 패턴을 전사하는 기존 6인치 포토마스크를 사용할 예정이다. ASML과 함께 추진하는 업계 공동 이니셔티브는 2031년까지 더 큰 12인치 마스크 파일럿 라인을 구축하고, 이어 2033년까지 첨단 칩 생산을 지원할 리소그래피 시스템을 준비하는 것을 목표로 한다.

ASML과 TSMC는 2026년 9월 8일 공동 기술 발표에서 이 이정표들을 공개했다. 양사는 캘리포니아주 몬터레이에서 열리는 SPIE BACUS 콘퍼런스를 앞두고 하루 전 이니셔티브를 출범했다고 밝혔다. 목표는 공장 생산성 향상, 칩 제조 비용 절감, 대형 회로 패턴 인쇄 시 제약 완화다.

웨이 회장은 TSMC의 3분기 투자자 설명회에서 2030년 도입 계획을 재확인했다. 강력한 신형 장비의 구매와 사용은 칩을 안정적으로 생산하고 고객이 감당할 수 있는 가격을 맞추는 현실적인 요구와 맞물려 있다는 입장이다.

TSMC가 제조 준비도를 기다리는 이유

웨이 회장은 새 장비를 양산에 도입하기 위한 조건으로 기술 역량, 합리적인 비용, 성숙도를 꼽았다. 그는 특히 성숙도를 강조했다. 장비와 이를 뒷받침하는 제조 공정이 대규모 생산 물량에서 안정적으로 운용될 준비가 돼 있어야 한다는 의미다.

TSMC는 2030년이면 High-NA EUV가 이 조건들을 보다 원활하게 충족할 것으로 보고 있다. 기존 리소그래피 기술을 활용한 첨단 공정 개발을 이어가는 한편, 생산 효율을 높이고 ASML과 긴밀히 협력하고 있다.

High-NA 노광 장비의 대당 가격은 약 4억 달러로 알려져 있다. 이 가격을 고려하면 사업성 판단은 장비가 얼마나 작은 패턴을 인쇄할 수 있는지에 그치지 않는다. TSMC는 처리 가능한 웨이퍼 수, 운용의 일관성, 생산 과정에서 얻을 수 있는 양품 칩의 수까지 따져야 한다.

고객에게는 노광 공정을 성공적으로 마쳤는지보다 사용 가능한 칩이 더 중요하다. 더 비싼 장비라도 다른 제조 단계를 줄이거나 생산량을 늘린다면 경제성이 있을 수 있다. 웨이 회장의 일정은 기술적·재무적 조건이 2030년까지 TSMC의 생산 요구에 맞게 갖춰질 것이라는 기대에 기반한다.

High-NA가 칩 공장에서 바꾸는 것

리소그래피는 빛을 이용해 코팅된 실리콘 웨이퍼에 회로 패턴을 전사하는 기술이다. 칩 제조업체는 이 공정을 비롯한 여러 단계를 반복해 프로세서를 작동시키는 여러 층을 쌓는다. EUV는 극자외선을 뜻하며, 매우 미세한 패턴을 만드는 데 사용된다.

High-NA는 광학 시스템을 개선한다. NA로 줄여 부르는 개구수는 빛을 모으고 미세한 세부 구조를 분해해 내는 능력을 나타낸다. 현재 EUV 시스템의 NA는 0.33이며, High-NA에서는 0.55로 높아진다.

최소 해상도는 단일 노광 기준 약 13나노미터에서 8나노미터로 개선된다. 두 수치로 계산하면 분해 가능한 최소 크기가 약 38% 줄어드는 셈이다. 일부 패턴에서는 더 높은 해상도를 통해 두 번 이상 노광하던 작업을 한 번으로 대체할 수 있어 제조 단계와 생산 시간, 결함 발생 가능성을 줄일 수 있다.

광학 시스템의 변화는 제약도 낳는다. 기존 마스크를 사용할 경우 High-NA가 노광하는 면적은 기존 EUV 노광 영역의 약 절반이다. 따라서 대형 칩 패턴은 스티칭이라는 공정으로 이어 붙이는 별도 노광이 필요할 수 있다. 특히 인공지능에 쓰이는 대형 프로세서에서는 마스크 크기가 전환의 중요한 요소가 된다.

대형 포토마스크가 중요한 이유

TSMC와 ASML은 현재 약 6×6인치인 마스크 규격을 약 6×12인치의 더 큰 12인치 마스크 규격으로 전환할 계획이다. 이 치수는 리소그래피 장비에 사용되는 패턴 마스크를 가리킨다. 실리콘 웨이퍼는 칩을 제조하는 별도의 원형 판이다.

양사는 더 큰 마스크가 스캐너 생산성을 높이고 칩 제조 비용을 낮추며 스티칭 제약을 없앨 것으로 기대한다. 스캐너는 마스크의 패턴을 웨이퍼에 투영하는 리소그래피 장비다. 스캐너의 생산성은 공장이 고가 장비로 얼마나 많은 제조 작업을 수행할 수 있는지에 영향을 준다.

ASML의 크리스토프 푸케 사장 겸 CEO는 공동 발표에서 계획된 순서를 다음과 같이 설명했다.

소자 미세화 로드맵에 따라 High-NA EUV 도입이 점진적으로 확대될 것으로 예상합니다. 먼저 현재의 6인치 마스크를 사용하고, 이후 12인치 마스크를 도입해 스캐너 생산성을 높임으로써 업계가 더 작고 빠르며 에너지 효율이 높은 칩에 대한 수요를 충족할 수 있도록 할 것입니다.

전환에는 스캐너 자체를 넘어서는 작업이 필요하다. 마스크 제조와 기록 장비, 취급 장비, 설계 소프트웨어가 모두 더 큰 규격을 지원해야 한다. TSMC의 2030년 초기 생산 계획은 기존 마스크 규격을 사용하고, 관련 시스템이 준비되면 더 큰 규격을 도입하는 방식이다.

2033년까지의 주요 일정

TSMC의 일정은 High-NA의 첫 양산 적용과 이후 대형 마스크 도입을 별도로 진행한다. 공동 발표에는 세 가지 제조 목표가 제시됐으며, TSMC의 공정 로드맵에는 그보다 앞선 여러 칩 세대가 포함돼 있다.

• 2025년: TSMC의 N2 공정이 4분기에 양산에 들어갔다.
• 2027년: A14 시범 생산을 시작할 예정이다.
• 2028년: A14 양산을 시작할 예정이다.
• 2029년: A13과 A12가 기존 EUV 기술을 사용해 양산에 들어갈 것으로 예상된다.
• 2030년: TSMC는 기존 6인치 마스크를 사용해 첨단 공정 노드의 High-NA EUV 양산을 시작할 계획이다.
• 2031년: ASML과 TSMC의 이니셔티브는 12인치 포토마스크 파일럿 라인 구축을 목표로 한다.
• 2033년: 이니셔티브는 대형 마스크를 사용한 첨단 칩 생산용 리소그래피 시스템의 준비 완료를 목표로 한다.

9월 발표에서 2031년과 2033년 일정은 목표로 제시됐다. 파일럿 라인은 기업들이 더 폭넓은 생산에 앞서 제조 방식을 개발하고 개선할 수 있도록 한다. 시스템이 완전히 준비되려면 장비와 지원 공정이 함께 원활하게 작동해야 한다.

TSMC는 2030년 High-NA를 처음 적용할 공정 노드와 도입 장비 수, 예상 비용 절감액을 공개하지 않았다. A10과 A11이 후보로 거론돼 왔고, TSMC의 연구 조직에서 A10 개발이 진행 중인 것으로 알려졌다. 하지만 공식 도입 발표에서는 첫 적용 노드를 밝히지 않았다.

인텔과 삼성은 더 일찍 움직인다

인텔은 2024년 오리건주에서 첫 상업용 High-NA EUV 시스템을 조립한 뒤, 일부 생산 레이어에 이 기술을 적용하기 시작했다. 인텔과 ASML은 인텔 18A와 Core Ultra 시리즈 3 이름으로 판매되는 일부 팬서레이크 프로세서에 적용 사례가 있다고 밝혔다.

2026년 9월까지 인텔과 ASML은 High-NA 장비로 100만 장이 넘는 웨이퍼를 처리했다고 밝혔다. 여기에는 장비 검증과 테스트, 연구, 특정 제품 레이어 일부의 생산이 포함된다. 인텔은 High-NA로 만든 18A의 일부 레이어가 기존 0.33 NA EUV를 사용했을 때와 같거나 더 높은 성능을 냈다고 말했다.

삼성전자도 2028년까지 DRAM 양산에 High-NA EUV를 도입하겠다고 발표했다. DRAM은 컴퓨터나 기타 기기가 작동하는 동안 정보를 일시적으로 저장하는 메모리다. 삼성전자는 미세한 리소그래피로 메모리 제조의 일부 공정을 단순화하고 효율을 높일 수 있을 것으로 보고 있다.

이에 따라 각 기업은 서로 다른 일정과 용도를 추진하고 있다. 인텔은 일부 로직 칩 레이어에서 운용 경험을 쌓고, 삼성전자는 메모리를 목표로 하며, TSMC는 현재 장비 전략을 이어가다 2030년 High-NA 생산을 시작할 계획이다. 세 기업 모두 대형 마스크 전환을 지원하는 기업으로 거론됐다.

High-NA 도입 전부터 커지는 A14 수요

TSMC의 단기 공정 계획은 별도 일정에 따라 진척되고 있다. 웨이 회장은 N2 때보다 더 많은 고객과 A14 도입을 논의하고 있으며, A14가 더 큰 규모의 공정 노드가 될 것으로 예상한다고 말했다. 공정 노드는 고유한 설계 규칙과 성능 특성, 생산 공정을 갖춘 제조 기술 세대를 뜻한다.

A14는 2028년 생산을 시작할 예정으로, TSMC가 High-NA를 도입하려는 시점보다 2년 앞선다. A14의 개선 버전으로 소개된 A13은 트랜지스터 밀도가 약 6% 높아질 것으로 예상된다. A12에는 TSMC의 슈퍼 파워 레일 후면 전력 공급 기술이 A14 플랫폼에 적용된다.

후면 전력 공급은 칩 뒷면을 통해 전력을 전달해 다른 공간을 신호 연결에 활용할 수 있도록 한다. 웨이 회장은 도입 여부가 제품별 요구에 달려 있다고 말했다. 일부 AI 가속기에는 적용될 수 있지만 스마트폰 제품에는 필요하지 않을 수 있다.

웨이 회장은 TSMC가 소형 스마트폰 칩과 훨씬 큰 AI 가속기의 생산을 동시에 늘릴 준비를 하고 있다고도 밝혔다. 제조 학습 곡선은 감당할 만한 수준이며 고객들도 만족하고 있다고 설명했다. 고객들은 당장은 제품에 적합한 공정과 기능을 선택하게 되며, High-NA는 이후 제조 도구 목록에 합류하게 된다.

미세 회로와 함께 확대되는 패키징

TSMC는 여러 칩과 메모리 부품을 연결하는 대형 첨단 패키지도 개발하고 있다. 웨이 회장은 회사가 레티클 크기의 5배에 해당하는 제품을 높은 수율로 양산할 수 있으며, 9배, 나아가 14배 크기의 패키지도 개발 중이라고 말했다.

레티클은 회로 패턴이 담긴 마스크다. 패키징 분야에서 레티클 크기의 배수는 조립된 패키지의 규모를 표준 리소그래피 노광 영역과 비교한 수치다. 패키징은 부품을 연결해 작동하는 시스템을 구성하고, 리소그래피는 칩 제조 과정에서 패턴을 만든다.

웨이 회장은 고객들이 여전히 CoWoS를 선호하는 패키징 방식으로 꼽는다고 말했다. TSMC는 향후 비용을 낮추기 위해 패널을 사용하는 패키징 방식인 CoPoS도 개발하고 있다. 대형 패키지는 하나의 조립체 안에서 처리 칩과 메모리를 가깝게 연결할 수 있어 AI 시스템에서 중요하다.

High-NA 공식 발표는 AI 응용 분야에서 사용되는 트랜지스터 구조가 점점 복잡해짐에 따라 향후 장비 수요가 늘어날 것으로 내다봤다. TSMC는 공정 세대가 발전하면서 High-NA EUV가 필요한 레이어 수가 증가할 것으로 예상한다. 따라서 계획에는 미세한 칩 제조와 더 크고 성능이 높은 패키징이 함께 포함돼 있다.

고객 수요에 맞춰 생산능력과 투자 조정

TSMC의 생산능력 계획에는 칩 설계 업체와 자체 공장을 운영하는 기업이 모두 반영된다. 웨이 회장은 두 고객군을 동등하게 대우하며, 생산 지원 규모를 결정할 때 고객사의 자체 제조 능력도 고려한다고 말했다.

웨이 회장은 TSMC가 일반적으로 고객의 생산능력 할당분 재판매나 경매를 금지한다고도 밝혔다. 마스크 라이선스와 관련된 예외적 계약은 웨이퍼 수량이 매우 적은 경우에 한한다. 이 정책에 따라 TSMC는 생산능력을 고객 제품에 어떻게 배분할지 더 직접적으로 결정할 수 있다.

황런자오(黃仁昭) 최고재무책임자는 2026~2028년 자본 지출이 직전 3년보다 크게 늘어날 것으로 예상되지만, 2027년 이후의 구체적인 수치를 제시하기에는 아직 이르다고 말했다. 장비와 재료, 인건비가 상승하고 있으며, 장기적인 고객 수요가 투자의 주요 동인으로 남아 있다고 설명했다.

TSMC는 해외 공장 확장으로 5개년 계획 기간 후반에 매출총이익률이 3~4%포인트 낮아질 것으로도 예상한다. 이러한 투자 압박은 High-NA 도입 결정에서 생산 효율이 큰 비중을 차지하는 이유를 보여준다. 대당 약 4억 달러인 장비는 공장 생산량과 고객 수요, 수익성에 관한 더 큰 계획에 부합해야 한다.

웨이 회장은 공동 발표에서 협력의 취지를 다음과 같이 설명했다.

업계가 협력해 복잡한 문제를 해결할 때 어느 한 기업만으로는 이룰 수 없는 가능성을 열 수 있다고 우리는 늘 믿어 왔습니다.

TSMC는 2030년 High-NA 생산을 시작하고, 업계가 다음 단계의 개발을 마무리하면 더 큰 마스크로 생산성을 추가로 높일 계획이다. 고객은 향후 칩에 적용되는 제조 공정과 이용 가능한 생산능력, 비용을 통해 그 효과를 확인하게 된다.

핵심 내용

• TSMC는 2030년 첨단 공정 노드의 High-NA EUV 양산을 시작할 계획이다.
• 웨이 회장은 기술 성숙도와 합리적인 비용을 도입 시점의 기준으로 꼽으며, 늦게 도입해도 경쟁에서 불리하지 않을 것으로 본다.
• 초기 생산에는 기존 6인치 마스크를 사용한다.
• TSMC와 ASML은 2031년 대형 마스크 파일럿 라인 구축, 2033년 이를 지원하는 생산 시스템 준비 완료를 목표로 한다.
• 인텔은 일부 생산 레이어에 High-NA를 적용했고, 삼성전자는 2028년 DRAM 생산 도입을 목표로 한다.
• A14는 TSMC의 High-NA 도입보다 앞선 2028년 양산을 시작할 예정이다.
• TSMC는 첫 High-NA 적용 공정 노드를 아직 공개하지 않았으며, 장비 수량과 예상 절감액도 밝히지 않았다.